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Youblob (simulation output) · CC0
온칩 SRAM: 칩 자체 메모리에 저장된 호흡하는 빛
wafer.space 템플릿의 예제 설계에는 각 512바이트 크기의 SRAM 매크로 두 개가 들어 있으며, 두 매크로는 꺼진 상태로 남겨져 있습니다. 매크로는 PDK에서 가져온 완성된 메모리 블록으로, 4,096개의 정적 메모리 셀을 주소 디코더와 읽기 회로와 함께 한 번에 설계한 것이며, 게이트부터 직접 만들지 않고 통째로 배치할 수 있습니다.
이번 단계에서는 이 매크로 중 하나를 켭니다. 이전 단계의 PWM 디머는 이제 패턴을 재생합니다. 마이크로컨트롤러가 패드를 통해 256바이트를 칩에 한 번 기록하면, 이후 칩은 스스로 한 번에 한 바이트씩 값을 읽어 천천히 호흡하는 빛의 밝기로 출력합니다.
이 블루프린트를 위해 코어와 테스트벤치는 Icarus Verilog 12.0, cocotb 2.1.0, 그리고 PDK의 SRAM 매크로 자체 시뮬레이션 모델을 사용해 실행되었습니다. 출력은 저장된 테이블을 600개의 PWM 주기 동안 따랐습니다. 그림은 주기마다 막대 하나씩으로 나타낸 이 시뮬레이션의 실제 출력입니다. 테이블을 로드하는 ESP32 스케치는 이 블루프린트에 맞게 컴파일되었으며, 실행할 실제 칩은 아직 없습니다.
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패턴, 타이밍, 그리고 크기
패턴, 타이밍, 그리고 크기
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4,096개 비트 각각이 무엇인지
4,096개 비트 각각이 무엇인지
내장된 블루프린트는 정적 메모리의 한 비트가 어떻게 스스로를 유지하는지 보여줍니다. 두 개의 인버터로 이루어진 루프입니다. 이 단계의 매크로는 하나의 어레이에 있는 4,096비트의 정적 메모리입니다.
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매크로의 핀과 모델이 말하는 세 가지
매크로의 핀과 모델이 말하는 세 가지
gf180mcu_fd_ip_sram__sram512x8m8wm1은 512바이트를 담습니다. 핀은 CLK; A, 9비트 주소; D, 기록할 바이트; Q, 읽은 바이트입니다. 세 가지 제어 신호는 모두 active LOW입니다. CEN가 0이면 메모리가 켜집니다. GWEN가 0이면 클록 에지는 기록이 되고, 1이면 읽기가 됩니다. WEN는 데이터 비트마다 하나씩 있으며, 0이면 해당 비트를 기록할 수 있어서, 기록 시 한 바이트의 일부 비트만 바꾸고 나머지는 그대로 둘 수 있습니다.
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The core
The core
src/chip_core.sv for the pattern player, with the template's port list unchanged plus one parameter, HOLD_LOG2. Input pad 0 enables, pad 1 selects LOAD mode, pad 2 is the write strobe; bidirectional pads 0 to 7 carry the byte, pad 8 the PWM. The LOAD and strobe pads are passed through two flip-flops before use, a synchroniser: they change whenever the outside world likes, not in step with the chip's clock, and a flip-flop caught mid-change can hover between 0 and 1 for a while. In play mode, each time HOLD_LOG2 periods have passed, the byte the SRAM has been reading becomes the new duty and the address moves on.
chip_core.svsystemverilog
필요한 도구:
데스크톱 컴퓨터5
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The test
The test
test_pattern.py builds the core with the PDK's SRAM model, gf180mcu_fd_ip_sram__sram512x8m8wm1.v, at the template's 25 MHz and with HOLD_LOG2 = 0 so the whole table plays in 256 periods. It loads the table through the pads the way the ESP32 will, then counts the high clocks in each of 600 PWM periods and requires them to follow the table from exactly one starting point. A second test loads again and checks the new pattern replaced the old.
test_pattern.pypython
필요한 도구:
데스크톱 컴퓨터6
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시뮬레이션이 출력한 내용
시뮬레이션이 출력한 내용
이 블루프린트를 Icarus Verilog 12.0 및 cocotb 2.1.0으로 실행한 결과:
-------- MESSAGE: CEN 방금 리셋되었고, 메모리는 정상 작동 중 ---------
test_pattern.test_plays_the_table PASS (600 주기, 테이블이 정확히 하나의 오프셋에서 정렬됨)
test_pattern.test_reload PASS
TESTS=2 PASS=2 FAIL=0 SKIP=0
테스트가 실패할 수 있음을 증명하기 위해, WEN을 8'b0에서 8'hFF로 변경했습니다. 이는 active-low 핀에서 흔히 발생하는 실수로, 모든 비트가 마스킹되어 아무것도 기록되지 않고 0으로 구성된 테이블이 만들어집니다. 두 테스트 모두 실패했고, 코어는 원래대로 되돌려졌습니다.
첫 번째 줄은 SRAM 모델 자체의 메시지입니다: 모델이 요구하는 대로, 코어는 리셋 후 CEN을 낮췄습니다.
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Load it from an ESP32
Load it from an ESP32
Once the chip is on its breakout board, this sketch writes the table. Eight GPIOs carry the byte, three more drive LOAD, the strobe and enable, and an LED with a 330 ohm resistor from pad 8 to ground shows the breath. Each level is held for 1 microsecond, 25 of the chip's clocks, so the synchroniser always sees it. The sketch then does nothing: the pattern lives in the chip. It is lost when the chip loses power, so send r over serial to load it again.
The ESP32 is a 3.3 V part and its inputs are not 5 V tolerant. The sketch only drives the chip and never reads from it. The template's default libraries are the 5 V ones; before you connect, check in the I/O library's documentation that 3.3 V is a valid logic high for your chip's inputs, or build with the 3.3 V libraries, as the template's README shows. The sketch compiles for the ESP32 with the Arduino ESP32 core 3.3.12; it has not been run, because the chip does not exist yet.
load_pattern.inocpp
이 단계의 재료:
맞춤형 ASIC 다이1 개
인쇄 회로 기판1 개
5 mm LED1 개
330 옴 저항1 개필요한 도구:
ESP32 개발 보드
브레드보드
점퍼 와이어
데스크톱 컴퓨터8
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저장되지 않거나 재생되지 않는 패턴
저장되지 않거나 재생되지 않는 패턴
SRAM 패턴 문제 해결.
Flow
Loading...
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출처와 정직한 한계
출처와 정직한 한계
**출처**, 2026년 9월 29일 확인: 템플릿이 고정한 커밋(gf180mcuD, f6eeac7dad085ffcc829ccfd721f7b4ce39edcf7, fossi-foundation ciel 릴리스 기준; Apache-2.0)의 GF180MCU PDK: SRAM 모델 gf180mcu_fd_ip_sram__sram512x8m8wm1.v, 외곽선을 위한 LEF, 최소 클럭 주기를 위한 타이밍 파일; 플립플롭 면적을 위한 표준 셀 라이브러리의 타이밍 파일. wafer-space/gf180mcu-project-template 저장소(src/chip_core.sv, src/chip_top.sv, README.md, librelane/config.yaml; Apache-2.0).
**정직한 한계.** 시뮬레이션은 chip_core 수준에서 이루어졌으며, SRAM의 자체 모델을 사용하지만 패드 링, 합성, 레이아웃은 포함하지 않습니다. 모델의 타이밍 검사는 여기서 아무것도 결정하지 않습니다. ESP32 스케치는 컴파일되었을 뿐 실행되지는 않았습니다. HOLD_LOG2은 테스트에서 0이었으므로 종료될 수 있도록 했으며, 칩에서는 9를 사용하게 되며, 약 1.3초의 숨 고르기 시간입니다.
재료
4- 1 개플레이스홀더
- 1 개플레이스홀더
- 플레이스홀더
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